半導体の3つの戦争 — プロセス・パッケージング・メモリで見る2nm世代の勢力図

半導体の3つの戦争 — プロセス・パッケージング・メモリで見る2nm世代の勢力図

2nm世代の競争が本格化するなか、TSMC、Samsung、Intelの立ち位置が鮮明になりつつあるとみられる。TSMCはN2の月産10万ウェーハ規模で先行し、A16(1.6nm)の年内生産開始を見据えているとされる。Samsungは2nm(SF2)の歩留まりが約55%と量産閾値を下回っているとの報道があり、QualcommのTSMCへの発注切り替えが取り沙汰されている。Intelは18AでGAAとPowerViaの一体実装を進めるが、大規模外部顧客の確保はまだとされる。プロセス、パッケージング、メモリの3軸で、この戦争の行方を追っていきたい

1. 何があったのか

2026年前半、半導体業界の先端プロセス競争は3社の明暗が分かれる局面に入ったとみられる。TSMCは2nm世代(N2)の量産を新竹と高雄で本格化させ、Apple、AMD、NVIDIAの主要顧客向け出荷が始まったと報じられている。月産10万ウェーハ規模への引き上げが2026年後半に見込まれ、次世代A16(1.6nm相当)ではBackside Power Deliveryを組み合わせた製造が計画されているとされる。

Samsungは2nmプロセスSF2の歩留まりが約55%との報道があり、量産の目安とされる70%台には届いていない状況が続いているとみられる。Qualcommの一部Snapdragon次世代品でTSMCへの発注切り替えが取り沙汰され、SamsungファウンドリーはExynosの内製案件で稼働率を維持する構図になっているとの見方がある。

Intelは18AプロセスでRibbonFET(GAAトランジスタ)とPowerVia(裏面電源供給)の一体実装を進めており、社内向けCore Ultra次世代品と一部外部顧客の試作を進めている段階と報じられている。Microsoft、Amazon向けカスタムチップでの採用が観測されているものの、大規模外販の確度は市場で議論が続いている。

2. なぜ今までできなかったのか

2nm世代の壁は3層に分けて考えられる。第1にトランジスタ構造の限界で、FinFET構造では3nm付近で電流制御の劣化と漏れ電流の増大が顕著になり、ゲートを全周から囲むGAA(Gate-All-Around)構造への移行が不可避となった。GAAはナノシートを積層する製造工程が必要で、露光、エッチング、成膜の各段階で新しい技術が求められる。

第2に配線の限界で、微細化に伴う配線抵抗と容量の増加が消費電力と信号遅延を悪化させてきた。この問題への回答が裏面電源供給(Backside Power Delivery)で、電源配線をチップ裏側に移すことで信号配線の混雑を緩和する。Intel PowerVia、TSMC SPR、Samsung BSPDNとして各社が独自実装を進めている。

第3に露光装置とマスクのコストで、High-NA EUV露光機は1台あたり4億ドル前後とされ、マスク製造費と合わせて先端プロセスの初期投資が急激に膨らんでいる。ASML製High-NA EUV装置を運用できるのは実質3社に限られ、参入障壁が構造的に上昇した状況にある。

3. 3社のプロセス比較

4. どうやって実現しようとしているのか

3社の技術アプローチは共通点と差別化点が混在している。共通点はGAA構造とEUV露光の高度活用で、ナノシートを3層から4層積層する構造と、多重露光を減らすためのマスク設計が3社共通の基盤となっている。

差別化点はBackside Power Deliveryの実装時期にある。IntelはPowerViaを18Aで前倒し導入し、性能と消費電力の両立を狙う戦略とされる。TSMCはN2では従来配線を維持し、A16世代からSuper Power Rail(SPR)を導入する慎重な段階分けを選んでいる。Samsungは2nm世代でBSPDNの試作を進めるものの、量産適用時期は明確にされていない。

コヒーレンス時間ならぬ製造安定性の観点では、TSMCの学習曲線の速さが優位性の源泉と受け止められている。過去5世代にわたり歩留まり立ち上げで先行し、初期歩留まり50%台から70%台への到達を12から18ヶ月で達成してきた実績がある。Samsungは3nmで苦戦した経験が2nmにも影響しているとの見方があり、Intelは製造技術の刷新スピードを競争軸に据えている。

5. 何ができつつあるか(現時点の成果)

数値は各社発表ベースであり、測定条件と基準が統一されていないため、直接比較には注意が必要とみられる。それでも、TSMCの生産量とApple、NVIDIA、AMDという大口顧客の抱え込みは、規模の経済で他社を引き離しつつある構図に見える。

6. パッケージング — 第2の戦争

微細化の限界が近づく中で、パッケージング技術がプロセス以上の差別化要素になりつつある。TSMCのCoWoS(Chip on Wafer on Substrate)はNVIDIA H100、B200などのAI向けGPUに採用され、供給能力が業界のボトルネックになっている。2026年の月産能力は7万から8万枚水準まで拡大が計画されているとされる。

次世代パッケージング技術としてはCoPoS(Chip on Panel on Substrate)がある。ウェーハではなく矩形パネルを基板とすることで、より大きなインタポーザーを製造でき、複数チップ統合が容易になる技術で、TSMCが2027年前後の実用化を目指しているとされる。Intel Foveros DirectとSamsung SAINTも独自のパッケージング技術として位置付けられている。

Advanced Packagingの3D積層は、HBMメモリとロジックチップを垂直方向に統合する方向へ進んでおり、CoWoS-Lによる大面積インタポーザーと、シリコンブリッジによる部分接続を組み合わせた設計が主流となりつつある。パッケージング技術の進化は、単一チップ性能の頭打ちを補う手段として、今後の性能競争の主戦場となる可能性がある。

7. メモリ — 第3の戦争とHBM覇権

AI半導体の需要拡大でHBM(High Bandwidth Memory)が構造的な逼迫状態にある。SK Hynixは12段積層HBM3EでNVIDIA向け供給を独占的に確保し、HBM4サンプル出荷でも先行しているとされる。Micronは12段HBM3Eで市場参入を果たし、HBM4での競争力強化を進めている。Samsungは3社の中で最も苦戦しており、NVIDIA向けHBM3E認証の遅延が業績に影響しているとみられる。

DRAM全体では、AI向け需要と一般PC、スマホ向け需要の乖離が拡大している。汎用DRAMの価格が調整局面にある一方で、HBMは受注が2026年分まで埋まっているとの報道があり、収益性の二極化が進んでいる状況とみられる。

NANDフラッシュはSSD需要の回復を背景に価格底打ちが議論されているが、AI向けストレージ需要がどこまで押し上げ要因になるかは見方が分かれている。

8. 関連企業・市場動向

投資テーマとしては、プロセス微細化の恩恵を受ける露光装置、成膜、エッチング、検査の各前工程装置メーカーと、パッケージング需要拡大の恩恵を受けるOSAT(組立てテスト外注)企業、HBM関連メモリメーカーの3層で観測することが有効とみられる。地政学リスクとしては、米国の対中輸出規制、台湾の地政学的緊張、韓国メモリメーカーの中国工場運営など、複数の政策要因が業績に影響を与える可能性がある。

9. 課題と今後の展望

先端プロセスの経済性は限界に近づきつつあるとの見方がある。1nm世代以降は投資対効果の逓減が顕著になる可能性があり、TSMC自身も2nmおよびA16世代で微細化のペースを緩めるとの観測がある。この状況で重要性を増すのがチップレット設計とパッケージング技術で、単一チップの性能向上ではなく、複数チップの統合で価値を作る方向へ業界全体がシフトしつつあるとみられる。

Samsungの巻き返しは技術と顧客の両面で時間を要する見込みで、2027年以降のSF1.4世代での立て直しが焦点になるとの見方がある。Intelは18Aの初期立ち上げ後、14A世代でHigh-NA EUVをフル活用した勝負に出るとされ、外販顧客の獲得ペースが評価軸になる。TSMCは供給能力が需要を追いかける状況が続き、価格決定力を維持する構図が中期的に継続する可能性がある。

競合技術としては、量子コンピュータ、光チップ、アナログAIチップなどが議論されるものの、汎用ロジック半導体を代替する時期は当面先とみられる。当面はシリコン半導体の中での微細化とパッケージング、そしてHBMの3軸が競争の主戦場となる可能性が高い。

投資判断にあたっては、各社の四半期決算での歩留まり進捗、大口顧客の獲得、CapEx計画の推移、そしてHBM供給契約の動向を継続的に確認することが望ましいとみられる。

免責事項: 本記事は情報提供を目的としたものであり、特定銘柄の売買を推奨するものではない。投資判断は自己責任で行うことが求められる。